Polák, T., & Jelemenská, K. (2007). Automatická syntéza VHDL opisov digitálnych systémov. STU v Bratislave FIIT.
Successfully copied to clipboard
Copying to clipboard failed
Chicago Style (17th ed.) Citation
Polák, Tomáš, and Katarína Jelemenská. Automatická Syntéza VHDL Opisov Digitálnych Systémov. Bratislava: STU v Bratislave FIIT, 2007.
Successfully copied to clipboard
Copying to clipboard failed
MLA (9th ed.) Citation
Polák, Tomáš, and Katarína Jelemenská. Automatická Syntéza VHDL Opisov Digitálnych Systémov. STU v Bratislave FIIT, 2007.
Successfully copied to clipboard
Copying to clipboard failed
Warning: These citations may not always be 100% accurate.