Modelovanie MOS tranzistora s plácajúcim hradlom ako pamäťového elementu pre implementáciu neurónových sietí
Gespeichert in:
| 1. Verfasser: | |
|---|---|
| Weitere Verfasser: | , |
| Format: | Manuskript Buch |
| Sprache: | Slowakisch |
| Veröffentlicht: |
Bratislava :
STU v Bratislave FEI,
2009
|
| Schlagworte: | |
| Tags: |
Keine Tags, Fügen Sie das erste Tag hinzu!
|
Ähnliche Einträge: Modelovanie MOS tranzistora s plácajúcim hradlom ako pamäťového elementu pre implementáciu neurónových sietí
- Návrh modelu a simulácia elektrických vlastností výkonového MOS tranzistora s "DeepTrench" technológiou
- Diagnostika štruktúr MOS vodivostnou metódou
- Modelovanie a simulácia N-kanálového Double RESURF LDMOD tranzistora
- Analýza vlastností SiGe heterobipolárneho tranzistora
- Návrh P-kanálového Double RESURF LDMOS tranzistora s podporou modelovania a simulácie
- 2/3-rozmerná simulácia NPN bipolárného tranzistora