Modelovanie MOS tranzistora s plácajúcim hradlom ako pamäťového elementu pre implementáciu neurónových sietí
Na minha lista:
| Autor principal: | |
|---|---|
| Outros Autores: | , |
| Formato: | Manuscrito Livro |
| Idioma: | eslovaco |
| Publicado em: |
Bratislava :
STU v Bratislave FEI,
2009
|
| Assuntos: | |
| Tags: |
Sem tags, seja o primeiro a adicionar uma tag!
|
Registos relacionados: Modelovanie MOS tranzistora s plácajúcim hradlom ako pamäťového elementu pre implementáciu neurónových sietí
- Návrh modelu a simulácia elektrických vlastností výkonového MOS tranzistora s "DeepTrench" technológiou
- Diagnostika štruktúr MOS vodivostnou metódou
- Modelovanie a simulácia N-kanálového Double RESURF LDMOD tranzistora
- Analýza vlastností SiGe heterobipolárneho tranzistora
- Návrh P-kanálového Double RESURF LDMOS tranzistora s podporou modelovania a simulácie
- 2/3-rozmerná simulácia NPN bipolárného tranzistora