Preskočiť na obsah
VuFind
Prihlásiť
Jazyk
Slovenský
Anglický
Deutsch
Español
Français
Italiano
Português
Všetko
Názov
Autor
Predmet
Signatúra
ISBN/ISSN
Tag
Hľadať
Pokročilé
VHDL Visualizer: HDL Model Vis...
Vytvoriť citáciu
Zaslať SMS
Poslať e-mailom
Vytlačiť
Exportovať záznam
Export to RefWorks
Export to EndNoteWeb
Export to EndNote
Pridať do obľúbených
Trvalý odkaz
Načíta sa…
VHDL Visualizer: HDL Model Visualization with Simulation-Based Verification
Uložené v:
Podrobná bibliografia
Hlavní autori:
Macko, Dominik, 1988-
(Autor)
,
Jelemenská, Katarína, 1962-
(Autor)
Médium:
Článok
Jazyk:
English
Predmet:
návrh hardvéru
digitálny systém
simulácia
verifikácia
VHDL
vizualizácia
Tagy:
Pridať tag
Žiadne tagy, Buďte prvý, kto otaguje tento záznam!
View in STU Opac
Exempláre
Popis
Komentáre
Podobné jednotky
UNIMARC/MARC
Podobné jednotky
Digital System Verification Using Simulation and Visualization
Autor: Holubov, Andrii
Vydavateľské údaje: (2024)
Digital Design : An Embedded Systems Approach Using VHDL
Autor: Ashenden, Peter J.
Vydavateľské údaje: (2008)
Verifikácia digitálnych systémov pomocou webových technológií
Autor: Lihan, Kamil
Vydavateľské údaje: (2022)
Číslicové systémy a jazyk VHDL
Autor: Pinker, Jiří, a ďalší
Vydavateľské údaje: (2006)
Jazyk VHDL
Autor: Douša, Jiří
Vydavateľské údaje: (2003)