Kontrola testovateľnosti ciest digitálnych obvodov
Uložené v:
| Hlavný autor: | |
|---|---|
| Ďalší autori: | |
| Médium: | Rukopis Kniha |
| Jazyk: | Slovak |
| Vydavateľské údaje: |
Bratislava :
STU v Bratislave FIIT,
2014
|
| Predmet: | |
| On-line prístup: | VAIS |
| Tagy: |
Žiadne tagy, Buďte prvý, kto otaguje tento záznam!
|
Podobné jednotky: Kontrola testovateľnosti ciest digitálnych obvodov
- Aplikácia štandardu IEEE 1149.1 pre testovanie digitálnych obvodov
- Metódy testovateľnosti a rekonfigurateľnosti pamätí RAM vhodných pre vnorenie do SoC
- Syntéza asynchrónnych sekvenčných obvodov
- Automatický návrh logických kombinačných obvodov TONT
- Vizualizácia hazardov kombinačnej časti asynchrónnych obvodov
- Kontrola ekvivalencie hardvérových návrhov pomocou matematickej logiky