Systém syntézy architektúry vstavaného samočinného testovania pre číslicové obvody modelované vo VHDL
Guardado en:
| Autor principal: | |
|---|---|
| Otros Autores: | |
| Formato: | Manuscrito Libro |
| Lenguaje: | eslovaco |
| Publicado: |
Bratislava :
STU v Bratislave FIIT,
2004
|
| Materias: | |
| Etiquetas: |
Sin Etiquetas, Sea el primero en etiquetar este registro!
|
Ejemplares similares: Systém syntézy architektúry vstavaného samočinného testovania pre číslicové obvody modelované vo VHDL
- Systém automatického generovania blokov samočinného testovania pamätí modelovaných vo VHDL
- Systém automatickej syntézy algoritmov samočinného generátora determistických testov pre číslicové systémy
- Design and implementation of advanced supplements for automatic synthesis of logic built-in self-test = Návrh a implementácia pokročilých doplnkov pre automatickú syntézu vstavaného samočinného testu logiky
- Číslicové obvody : Príručka na cvičenia
- Číslicové systémy a jazyk VHDL
- Vizualizácia VHDL opisu