Systém syntézy architektúry vstavaného samočinného testovania pre číslicové obvody modelované vo VHDL
Saved in:
| Main Author: | |
|---|---|
| Other Authors: | |
| Format: | Manuscript Book |
| Language: | Slovak |
| Published: |
Bratislava :
STU v Bratislave FIIT,
2004
|
| Subjects: | |
| Tags: |
No Tags, Be the first to tag this record!
|
Similar Items: Systém syntézy architektúry vstavaného samočinného testovania pre číslicové obvody modelované vo VHDL
- Systém automatického generovania blokov samočinného testovania pamätí modelovaných vo VHDL
- Systém automatickej syntézy algoritmov samočinného generátora determistických testov pre číslicové systémy
- Design and implementation of advanced supplements for automatic synthesis of logic built-in self-test = Návrh a implementácia pokročilých doplnkov pre automatickú syntézu vstavaného samočinného testu logiky
- Číslicové obvody : Príručka na cvičenia
- Číslicové systémy a jazyk VHDL
- Vizualizácia VHDL opisu