Systém automatického generovania blokov samočinného testovania pamätí modelovaných vo VHDL
Enregistré dans:
| Auteur principal: | |
|---|---|
| Autres auteurs: | |
| Format: | Manuscrit Livre |
| Langue: | slovaque |
| Publié: |
Bratislava :
STU v Bratislave FIIT,
2004
|
| Sujets: | |
| Tags: |
Pas de tags, Soyez le premier à ajouter un tag!
|
Documents similaires: Systém automatického generovania blokov samočinného testovania pamätí modelovaných vo VHDL
- Systém syntézy architektúry vstavaného samočinného testovania pre číslicové obvody modelované vo VHDL
- Nedeterministické algoritmy generovania testov pre VHDL modely
- Návrh automatického generovania testovacích vektorov pre testovanie digitálnych systémov
- Modul pre podporu automatického testovania študentov : Diplomová práca
- Vizualizácia VHDL opisu
- Návrh modelu automatického testovania softvéru v UML : Diplomová práca