RTL Modeling with System Verilog for Simulation and Synthesis using System Verilog for ASIC and FPGA design /

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Dettagli Bibliografici
Autore principale: Sutherland, Stuart (Autore)
Natura: Libro
Lingua:inglese
Pubblicazione: Sutherland HDL : Tualatin, 2017
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Descrizione
Descrizione fisica:453 s.
ISBN:978-1-5467-7634-5